Компанія AMD офіційно представила шосте покоління серверних процесорів EPYC під кодовою назвою Venice (серія 9006) — наймасштабніше оновлення лінійки з моменту переходу на архітектуру з виділеним кристалом I/O в епоху EPYC 7002 Rome. Нове сімейство об'єднує оновлену мікроархітектуру Zen 6, перероблену систему на кристалі (SoC) та підсистему введення-виведення PCIe 6.0, а також охоплює значно ширший спектр завдань, ніж попередники: від високощільних обчислювальних вузлів з конфігурацією 2 × 256 ядер / 512 потоків до енергоефективних систем із пам'яттю LPDDR5X. За оцінкою самої AMD, це найамбітніший крок у розвитку платформи EPYC за останні кілька поколінь.
Мікроархітектура Zen 6 та Zen 6c: щільність проти частоти
В основі EPYC 9006 лежать дві практично ідентичні мікроархітектури — Zen 6 та Zen 6c, що не потребують спеціальної програмної оптимізації для спільної роботи, але орієнтовані на різні сегменти ринку. Ядра Zen 6c оптимізовані для максимальної щільності розміщення: вони займають меншу площу на кристалі, позбавлені підтримки технології 3D V-Cache і працюють на дещо нижчих тактових частотах, що дозволяє розмістити більше обчислювальних блоків на обмеженій площі кремнію. «Класичні» ядра Zen 6, навпаки, націлені на досягнення високих частот. Флагманський чип EPYC 9686F, за початковими анонсами, мав мати пікову частоту 5,0 ГГц, проте фінальна специфікація виявилася ще вищою — 5,3 ГГц. Практично вся лінійка для роз'єму SP7 отримала додаток близько 100 МГц порівняно з попередніми специфікаціями. AMD заявляє про 20-відсотковий приріст IPC порівняно з Zen 5, а в корпоративних серверних навантаженнях цей показник може стати одним із найвагоміших покращень в історії мікроархітектури Zen.
Нові інструкції для ШІ: приріст IPC на 31%
Особливу увагу в Zen 6 приділено розширенню набору команд (ISA) під завдання штучного інтелекту. AMD додала додаткові команди AVX для роботи з INT8, інструкції перетворення форматів даних, а також цілочисельні FMA-операції — технологію, раніше вперше представлену Intel. Блоки AVX отримали повноцінну підтримку формату FP16, завдяки чому Zen 6 виконує інтенсивні обчислення в половинній точності так само ефективно, як операції з FP32 та FP64. У набір AVX-512 включено нову команду для матричного множення бітових даних, що прискорює специфічні побітові матричні операції. У сукупності ці покращення забезпечують заявлений 31-відсотковий приріст IPC у ШІ-навантаженнях. Крім того, у набір інструкцій увійшли три нові команди рівня ядра для віртуалізації, серед яких виділяється FRED (Flexible Return and Event Delivery) — новий механізм переходу між рівнями привілеїв ядра. Для розробників AMD підготувала буферизацію механізму вибірки на основі інструкцій та новий профайлер пам'яті.
SoC-платформа SP7: PCIe 6.0, CXL 3.1 та двократна пропускна здатність пам'яті
Перероблена архітектура SoC у шостому поколінні EPYC отримала низку ключових оновлень, відображених у презентації платформи. Підсистема введення-виведення переведена на PCIe Gen 6, що подвоює пропускну здатність на лінію порівняно з PCIe 5.0. Пропускна здатність пам'яті зросла більш ніж удвічі — до 2,6-кратного збільшення відносно попереднього покоління — при використанні стандартних (не пропрієтарних) модулів DIMM за специфікацією JEDEC. Для розширення пам'яті передбачено підтримку CXL 3.1, а сама SoC-схема включає блоки CXL Memory та CXL Switch, інтегровані безпосередньо в кристал. Платформа підтримує конфігурації 1P та 2P з міжпроцесорними зв'язками «G» links та «P» links, а також забезпечує широкий набір PCIe-ліній на кожен сокет. Номінальна потужність процесорів (OPN) варіюється в діапазоні від 400 до 600 Вт, що дозволяє покривати як високопродуктивні, так і енергоефективні сценарії розгортання.
Сегментація лінійки: Venice-X, Verano та вбудовувані рішення
AMD розділила нове сімейство на кілька підсімейств, що використовують два основні типи сокетів. Повертаються моделі Venice-X зі збільшеним обсягом кеш-пам'яті — за даними джерел, більше 1 Гбайт L3-кешу, — а також з'явилася версія Verano з підтримкою пам'яті LPDDR5X, орієнтована на енергоефективні системи з широкими можливостями I/O. Вбудовувана лінійка EPYC Embedded 9006 Venice, за даними інсайдерів, запропонує до 96 ядер Zen 6 із підтримкою PCIe Gen 6 та DDR5/MRDIMM на техпроцесі TSMC 2 нм. Крім неї, у розробці знаходяться серії Embedded 4005 та EPYC Embedded Annapurna для різних сегментів ринку. Таким чином, шосте покоління EPYC охоплює суттєво ширший спектр завдань, ніж попереднє, і є, за висловом AMD, найамбітнішим кроком у розвитку платформи EPYC з часів переходу на архітектуру з окремим кристалом I/O.
Інструменти розробників та фокус на оптимізацію
Разом із новими чипами AMD представила низку інструментів для розробників, які прагнуть максимально ефективно використовувати можливості Zen 6. Серед них — буферизація механізму вибірки на основі інструкцій (instruction-based sampling) та новий профайлер пам'яті. При цьому компанія підкреслює, що значна частина приросту продуктивності досягнута не за рахунок простого нарощування апаратних ресурсів, а завдяки оптимізаціям, що дозволяють ефективніше навантажувати наявні блоки: збільшено кеш мікрооперацій, розширено вікно обробки інструкцій, покращено пропускну здатність конвеєра. Такий підхід, за задумом AMD, забезпечує вищий IPC без пропорційного зростання площі кристала та енергоспоживання.
