AMD hat umfangreiche technische Details zu den Zen-6- und Zen-6c-Architekturen veröffentlicht, die die Basis für die Serverprozessoren der sechsten Generation EPYC 9006 Venice bilden. Nach der Positionierung des Unternehmens sollen die neuen Chips direkt mit den Plattformen Nvidia Vera und Intel Granite Rapids-AP konkurrieren. Die ersten unabhängigen Tests der neuen Prozessoren wurden laut Medienberichten vom Portal Tom's Hardware durchgeführt, während die Neuheiten in einigen Testszenarien laut der Überschrift eines 3DNews-Berichts doppelt so hohe Ergebnisse wie die Zen-5-Generation erzielten.

2-nm-Prozess und Kerndichte

Rechen-Dies (CCDs) auf Basis der Zen-6- und Zen-6c-Architekturen werden im fortschrittlichen TSMC-N2P-2-nm-Prozess gefertigt. Verglichen mit N3E, das bei Zen 5 zum Einsatz kam, bietet dieser entweder eine Taktsteigerung von 18 % bei gleichem Energieverbrauch oder eine Senkung des Energieverbrauchs um 36 % bei gleicher Geschwindigkeit. Das Zen-6-Design ermöglichte eine Steigerung der Kernanzahl pro Die um 50 %: Ein Standard-CCD fasst nun bis zu 12 Kerne mit 48 MB L3-Cache, wobei die L3-Cache-Zugriffslatenz wie bei Zen 5 bei 13 Takten gehalten wurde. Ein geometrischer Mittelwertzuwachs des IPC um 27 % bei KI-Aufgaben und Server-Workloads wird angegeben, und die maximale Taktfrequenz von Zen-6-Prozessoren stieg auf 5,3 GHz gegenüber 5,0 GHz bei Zen 5.

Energieeffiziente Zen-6c-Kerne

Für Chiplets auf Basis der energieeffizienten Zen-6c-Kerne wird der größte Dichtesprung beansprucht: Ein einzelnes Die fasst bis zu 32 Kerne – doppelt so viele wie bei Zen 5c. Das L3-Cache-Volumen pro Kern wurde verdoppelt (auf bis zu 4 MB), und das Gesamtkache-Volumen pro Chiplet vervierfachte sich auf 128 MB; die maximale Taktrate stieg auf 4,1 GHz gegenüber 3,7 GHz bei Zen 5c. Wichtig ist, dass Zen 6 und Zen 6c intern dieselbe Mikroarchitektur im Kern nutzen: Im Gegensatz zu Intel E-Kernen, die auf einer separaten Architektur basieren und viele P-Kern-Befehle vermissen lassen, handelt es sich bei Zen 6c um ein flächenoptimiertes Design des Standardkerns mit geringerem Stromverbrauch und niedrigeren Frequenzen.

Änderungen in der Mikroarchitektur

Im Rahmen der neuen Architekturen wurden separate Integer-Scheduler eingeführt, und die physische Registerdatei wurde auf 352 Einträge erweitert. Die Vektorberechnungseinheit erhielt native Unterstützung für FP16-Halbpräzisionsbefehle bei gleichzeitiger voller Abwärtskompatibilität zu AVX-512, und die Bandbreite für das Laden von FP-Daten stieg auf zwei 512-Bit- oder vier 256-Bit-Ladevorgänge pro Takt. Der Operationscache wurde von 6.000 auf 6.750 Einträge vergrößert, die Ausgabebandbreite von 12 auf 18 Operationen pro Takt.

SP7- und SP8-Plattformen: Speicher und PCIe

Zen-6-Serverprozessoren für den SP7-Sockel zeichnen sich durch zwei Ein-/Ausgabe-Dies (IODs) anstelle von einem aus, die sich in der Chiptipp-Mitte befinden, wodurch die Unterstützung von 16-kanaligem Arbeitsspeicher realisiert wurde. Der Betrieb mit MRDIMM-Modulen in einer 1DPC-Konfiguration mit Geschwindigkeiten von bis zu 12.800 MT/s (mit RDIMM bis zu 8.000 MT/s) wird angegeben, was eine Spitzenbandbreite von bis zu 1,6 TB/s pro Sockel (bis zu 1 TB/s bei RDIMM) ermöglicht; pro Sockel können bis zu 8 TB Speicher installiert werden. Für SP7 wird zudem die Unterstützung von PCIe 6.0 mit Geschwindigkeiten von bis zu 64 Gbit/s pro Lane angegeben: Eine Einzel-Sockel-Konfiguration bietet 96 Lanes, eine Dual-Sockel-Konfiguration bis zu 128 Lanes plus „Bonus“-PCIe-4.0-Lanes (8 für 1P und 16 für 2P).

Der SP8-Sockel hat kompaktere Abmessungen von 62,5 × 80 mm und unterstützt acht Speicherkanäle statt 16, behält aber den MRDIMM-Betrieb bis zu 12.800 MT/s bei (Bandbreite von 819 GB/s für MRDIMM und 512 GB/s für RDIMM). SP8-Chips haben Zugriff auf 64 PCIe-6.0-Lanes pro IOD (insgesamt 128 Lanes im Sockel plus 8 PCIe-4.0-Lanes), während in Dual-Sockel-Konfigurationen bis zu 192 PCIe-6.0-Lanes und 16 zusätzliche PCIe-4.0-Lanes zur Verfügung stehen. Beide Plattformen unterstützen den CXL-3.1-Standard.

MEXT-Technologie und Lieferkontext

EPYC Venice wird die erste Plattform mit Unterstützung für die Hard- und Softwaretechnologie MEXT sein, die schnellen Flash-Speicher als DRAM-Erweiterung nutzt: Mithilfe von KI-Algorithmen sagt das System Speicherzugriffe voraus und lagert nicht genutzte Seiten aus. Nach Angaben von AMD bringt die Technologie Vorteile bei kritischen Designaufgaben. Vor dem Hintergrund des KI-Booms erhöht das Unternehmen zudem die Produktion: AMD-Chefin Lisa Su erklärte während eines Besuchs in Taiwan und Südkorea, dass das Unternehmen die Lieferungen im Jahr 2026 bereits gesteigert hat und beabsichtigt, die Mengen im Jahr 2027 deutlich auszubauen, wobei Gespräche mit Foxconn und TSMC geführt werden.